Αλγόριθμοι και αρχιτεκτονικές διόρθωσης σφαλμάτων σε 5G δίκτυα
| datacite.contributor.RelatedPerson | Θεοδωρίδης, Γεώργιος | |
| datacite.contributor.RelatedPerson | Μπίρμπας, Μιχάλης | |
| datacite.contributor.Supervisor | Παλιουράς, Βασίλειος | |
| dc.contributor.author | Κοκκινάκης, Νικόλαος | |
| dc.contributor.other | Kokkinakis, Nikolaos | |
| dc.date.accessioned | 2025-10-20T05:44:20Z | |
| dc.date.available | 2025-10-20T05:44:20Z | |
| dc.date.issued | 2025-10-17 | |
| dc.degree | graduateThesis | |
| dc.description.abstract | Η παρούσα διπλωματική εργασία επικεντρώνεται στην ανάλυση και σχεδίαση αποκωδικοποιητών Low-Density Parity Check (LDPC) για δίκτυα πέμπτης γενιάς (5G). Οι LDPC κώδικες χαρακτηρίζονται από υψηλή διορθωτική ικανότητα. Ωστόσο, η αυξημένη πολυπλοκότητά τους συνεπάγεται σημαντικές απαιτήσεις σε πόρους. Συνεπώς η υλοποίηση αποδοτικών VLSI αποκωδικοποιητών ενέχει πολλές προκλήσεις.Σε αρχικό στάδιο πραγματοποιείται η προσομοίωση ενός ολοκληρωμένου συστήματος κωδικοποίησης καναλιού σύμφωνα με το πρότυπο 5G σε επίπεδο λογισμικού. Μέσω αυτού παρέχεται η δυνατότητα ανάλυσης και αξιολόγησης μεθόδων μείωσης της πολυπλοκότητας των LDPCαποκωδικοποιητών, όπως η επίδραση του κβαντισμού των δεδομένων εισόδου. Από το μοντέλο λογισμικού εξάγονται οι σχεδιαστικοί παράμετροι για τον σχεδιασμό του αποκωδικοποιητή σε επίπεδο υλικού.Ο αποκωδικοποιητής υλοποιήθηκε μέσω του εργαλείου Vitis High-Level Synthesis. Αξιοποιώντας την ευελιξία του, εφαρμόστηκαν τεχνικές σε επίπεδο υλικού με στόχο να επιτευχθεί μια αποδοτικότερη σχεδίαση.Τέλος ο αποκωδικοποιητής ενσωματώθηκε σε συσκευή FPGA και η ορθή λειτουργίας του επιβεβαιώθηκε πειραματικά. | |
| dc.description.translatedabstract | This thesis focuses on the analysis and design of Low-Density Parity Check (LDPC) decoders for fifth-generation (5G) networks. LDPC codes are characterized by high error-correcting capability; however, their increased complexity entails significant resource requirements.Consequently, the implementation of efficient VLSI decoders presents several challenges.In the initial stage, a software-level simulation of a complete channel coding system compliant with the 5G standard is performed. This enables the analysis and evaluation of methods to reduce the complexity of LDPC decoders, such as the impact of input data quantization. Design parameters for the hardware-level decoder are derived from the software model.The decoder was implemented using the Vitis High-Level Synthesis tool.Leveraging its flexibility, hardware-level techniques were applied to achieve a more efficient design. Finally, the decoder was integrated into an FPGA device, and its correct operation was experimentally verified. | |
| dc.identifier.uri | https://hdl.handle.net/10889/30743 | |
| dc.language.iso | el | |
| dc.subject | Αποκωδικοποιητές | |
| dc.subject | 5G δίκτυα | |
| dc.subject | Κώδικες διόρθωσης σφαλμάτων | |
| dc.subject.alternative | Low-density parity check (LDPC) | |
| dc.subject.alternative | 5G networks | |
| dc.subject.alternative | Error correction codes | |
| dc.title | Αλγόριθμοι και αρχιτεκτονικές διόρθωσης σφαλμάτων σε 5G δίκτυα | |
| dc.title.alternative | Algorithms and architectures for error correction in 5G networks |