Design of high-speed clocked comparator with autozeroing techniques
| datacite.contributor.RelatedPerson | Ψυχαλινός, Κωνσταντίνος | |
| datacite.contributor.RelatedPerson | Βλάσσης, Σπυρίδων | |
| datacite.contributor.Supervisor | Σουλιώτης, Γεώργιος | |
| dc.contributor.author | Κοντέλης, Σπυρίδων | |
| dc.contributor.other | Kontelis, Spyridon | |
| dc.date.accessioned | 2024-03-20T15:46:22Z | |
| dc.date.available | 2024-03-20T15:46:22Z | |
| dc.date.issued | 2024-02 | |
| dc.degree | masterThesis | |
| dc.description.abstract | This Master’s thesis deals with the design and development of a high-speed, high-sensitivity comparator, utilizing the autozeroing technique for improved input referred offset voltage. The overall comparator topology is based on a cascade connection of differential amplifiers and one dynamic latch comparator. It has been designed for use in high resolution, high sensitivity, and high sampling rate analog to digital converters, while additional techniques are applied for reducing the power and current consumption by about 30% compared to the conventional architectures, without affecting the targeting performance. The resulting circuit is evaluated at 50 Msps sampling rate and offers a minimum detectable differential input voltage of 435 μV, over process, voltage, and temperature corners, as well as over local mismatch variations which makes it suitable for 12-bit ADC. The circuit has been designed and verified using a TSMC 65nm CMOS technology. | |
| dc.description.translatedabstract | Η μεταπτυχιακή εργασία είναι επικεντρωμένη στο σχεδιασμό και την ανάπτυξη ενός συγκριτή τάσης υψηλής ταχύτητας και μεγάλης ευαισθησίας, χρησιμοποιώντας την τεχνική του αυτόματου μηδενισμού, με σκοπό τη βελτίωση της μετατόπισης της αναφερόμενης τάσης εισόδου. Η τελική τοπολογία είναι βασισμένη στη διαδοχική ένωση διαφορικών ενισχυτών και ενός δυναμικού μανδαλωτή συγκριτή τάσης. Είναι σχεδιασμένη να λειτουργεί με υψηλή ακρίβεια, μεγάλη ευαισθησία και μεγάλο ρυθμό δειγματοληψίας, ενώ έχουν εφαρμοστεί πρόσθετες τεχνικές για την ελαχιστοποίηση της καταναλισκόμενης ισχύς και ρεύματος κατά περίπου 30% συγκρινόμενα με συμβατικές αρχιτεκτονικές, χωρίς να επηρεάζεται η επιθυμητή απόδοση. Το τελικό κύκλωμα έχει μελετηθεί με ταχύτητα δειγματοληψίας 50 Msps και προσφέρει ελάχιστο ανιχνεύσιμο διαφορικό σήμα εισόδου 435 μV, για ακραίες συνθήκες τεχνολογίας, τάσης, και θερμοκρασίας καθώς και για τοπικές διαφοροποιήσεις (mismatches), που το καθιστά κατάλληλο για χρήση σε έναν 12-bit ADC. Η ολοκλήρωση του σχεδιασμού και η επιβεβαίωσή του έγινε με τη χρήση τεχνολογίας TSMC 65nm CMOS. | |
| dc.identifier.uri | https://hdl.handle.net/10889/26893 | |
| dc.language.iso | en | |
| dc.rights | Attribution-NonCommercial-ShareAlike 3.0 United States | * |
| dc.rights.uri | http://creativecommons.org/licenses/by-nc-sa/3.0/us/ | * |
| dc.subject | Comparators | |
| dc.subject | Autozeroing | |
| dc.subject | Latch | |
| dc.subject | Analog signal processing | |
| dc.subject | Clocked comparators | |
| dc.subject | High speed circuits | |
| dc.subject.alternative | Συγκριτές τάσης | |
| dc.subject.alternative | Αυτόματος μηδενισμός | |
| dc.subject.alternative | Μανδαλωτής | |
| dc.subject.alternative | Αναλογική επεξεργασία πληροφορίας | |
| dc.subject.alternative | Χρονισμένος συγκριτής τάσης | |
| dc.subject.alternative | Κυκλώματα υψηλής ταχύτητας | |
| dc.title | Design of high-speed clocked comparator with autozeroing techniques | |
| dc.title.alternative | Σχεδίαση χρονιζόμενου συγκριτή υψηλής ταχύτητας με τεχνικές αυτόματου μηδενισμού |