Hardware implementation of error-spectrum-shaping digital filters
| datacite.contributor.RelatedPerson | Εμμανουήλ, Ψαράκης | |
| datacite.contributor.RelatedPerson | Μιχαήλ, Μπίρμπας | |
| datacite.contributor.Supervisor | Παλιουράς, Βασίλειος | |
| dc.contributor.author | Ευαγγελάτος, Γεώργιος | |
| dc.contributor.other | Evangelatos, Georgios | |
| dc.date.accessioned | 2026-10-12T13:01:07Z | |
| dc.date.available | 2026-10-12T13:01:07Z | |
| dc.date.issued | 2026-10-12 | |
| dc.degree | graduateThesis | |
| dc.description.abstract | The focus of this thesis is the study of quantization noise in fixed-point digital Infinite Impulse Response (IIR) filters and the design of hardware architectures utilizing Error Spectrum Shaping (ESS) techniques. Initially, the basic principles of fixed-point arithmetic and wordlength rounding are introduced, highlighting their degrading impact on the Signal-to-Noise Ratio (SNR) and the Effective Number of Bits (ENOB) of digital signal processing systems. The main architectural challenges of implementing optimal ESS methodologies in hardware are then examined. Particular emphasis is placed on the underlying error-shaping topologies, which require the extraction, scaling, and recursive feedback of the rounding error into the filter's datapath. The mathematical formulation of these optimal structures is analyzed, and the theoretical limits of quantization noise suppression are established through algorithmic simulations. Transitioning from abstract theoretical models to physical realization, this thesis explores the hardware-software co-design and integration of the optimal ESS architectures. The digital filters are developed at the Register-Transfer Level (RTL) and implemented on a Zynq UltraScale+ System-on-Chip (SoC) Field-Programmable Gate Array (FPGA) utilizing an AXIbased communication interface. A Hardware-in-the-Loop (HIL) verification framework is established to confirm the exact bit-true equivalence of the physical hardware execution against the theoretical baseline models. Finally, the post-implementation results are presented, demonstrating the overall efficacy of the proposed hardware structures. The evaluation confirms that optimal ESS architectures significantly improve the output signal quality, pushing the effective SNR and resolution closer to floating-point boundaries. Ultimately, the results prove that these error-shaping techniques can be highly efficient in physical silicon, maintaining the computational, power, and area advantages of a fixed-point datapath while effectively overcoming its inherent quantization limitations. | |
| dc.description.translatedabstract | Η παρούσα διπλωματική εργασία πραγματεύεται τη μελέτη, τη μαθηματική μοντελοποίηση και την υλοποίηση σε υλικό (hardware) προηγμένων ψηφιακών φίλτρων Άπειρης Κρουστικής Απόκρισης (Infinite Impulse Response - IIR). Το αντικείμενο της εργασίας εντάσσεται στο ευρύτερο πεδίο της Ψηφιακής Επεξεργασίας Σήματος (Digital Signal Processing - DSP) και εστιάζει στη διερεύνηση και εφαρμογή τεχνικών Μορφοποίησης Φάσματος Σφάλματος (Error Spectrum Shaping - ESS) για την καταστολή του θορύβου κβάντισης σε συστήματα σταθερής υποδιαστολής. Σε κάθε σύγχρονο ψηφιακό σύστημα, η υλοποίηση αλγορίθμων επεξεργασίας σήματος απαιτεί τον περιορισμό του μήκους λέξης (wordlength) των δεδομένων, προκειμένου να ελαχιστοποιηθεί η κατανάλωση ισχύος και η χρήση πόρων πυριτίου. Η διαδικασία αυτή της μετάβασης σε αριθμητική σταθερής υποδιαστολής, και ειδικότερα η αναπόδραστη στρογγυλοποίηση (rounding) των ενδιάμεσων γινομένων, εισάγει ένα εγγενές σφάλμα. Το σφάλμα αυτό δρα ως προσθετικός θόρυβος κβάντισης, ο οποίος υποβαθμίζει θεμελιώδεις μετρικές απόδοσης του συστήματος, όπως τον Λόγο Σήματος προς Θόρυβο (Signal-to-Noise Ratio - SNR) και τον Ενεργό Αριθμό Bit (Effective Number of Bits - ENOB). Για την αντιμετώπιση αυτού του προβλήματος, η παρούσα εργασία αξιοποιεί την τεχνική Error Spectrum Shaping (ESS). Η βασική φιλοσοφία του ESS δεν έγκειται στην απλή αποδοχή ή περικοπή του σφάλματος στρογγυλοποίησης, αλλά στην ενεργή εξαγωγή του από τη διαδρομή δεδομένων (datapath). Το εξαγόμενο σφάλμα πολλαπλασιάζεται με κατάλληλα επιλεγμένους συντελεστές και ανατροφοδοτείται στον κεντρικό βρόχο υπολογισμού του φίλτρου. Μέσω αυτής της διαδικασίας, η ενέργεια του θορύβου δεν εξαλείφεται, αλλά μετατοπίζεται φασματικά (shaping) εκτός της ζώνης διέλευσης του φίλτρου, διατηρώντας το ωφέλιμο σήμα ανέπαφο. Αρχικά, η μελέτη επικεντρώθηκε στη θεωρητική και μαθηματική διατύπωση του προβλήματος. Αναλύθηκαν διεξοδικά οι βέλτιστες (optimal) και υποβέλτιστες (suboptimal) τοπολογίες μορφοποίησης σφάλματος, με ιδιαίτερη έμφαση στη συγκριτική ανάλυση μεταξύ των δομών Direct Form 1 (DF1) και Direct Form 2 (DF2). Οι αρχιτεκτονικές αυτές χρησιμοποιούν με ακρίβεια τους απαραίτητους συντελεστές μορφοποίησης (error-shaping coefficients), τόσο για το τμήμα πρόσω-τροφοδότησης (feedforward) όσο και για το τμήμα ανατροφοδότησης (feedback) του δικτύου σφάλματος. Η θεωρητική ανάλυση επαληθεύτηκε μέσω αλγοριθμικών προσομοιώσεων υψηλού επιπέδου στο περιβάλλον του MATLAB, όπου και καθορίστηκαν τα θεωρητικά όρια καταστολής του θορύβου κβάντισης, ειδικά υπό αυστηρούς περιορισμούς στενής ζώνης (narrowband) και ελλειπτικών φίλτρων (elliptic filters). Αναγνωρίζοντας ότι η θεωρητική μαθηματική ισοδυναμία δεν συνεπάγεται απαραίτητα και ταυτόσημη συμπεριφορά στο φυσικό υλικό, ο πυρήνας της εργασίας μετατοπίστηκε στον συν-σχεδιασμό υλικού-λογισμικού (hardware-software co-design). Οι βέλτιστες αρχιτεκτονικές ESS μεταφέρθηκαν από το επίπεδο της αλγοριθμικής προσομοίωσης στο επίπεδο μεταφοράς καταχωρητών (Register-Transfer Level - RTL). Η ανάπτυξη του υλικού πραγματοποιήθηκε στη γλώσσα περιγραφής υλικού VHDL, δίνοντας ιδιαίτερη έμφαση στη διατήρηση των βελτιστοποιημένων μορφών σταθερής υποδιαστολής (Q-formats) που είχαν οριστεί κατά τη θεωρητική μελέτη. Η φυσική υλοποίηση των σχεδιάσεων πραγματοποιήθηκε στην πλατφόρμα αξιολόγησης ZCU104 της AMD Xilinx, η οποία ενσωματώνει το ετερογενές σύστημα Zynq UltraScale+ MPSoC. Για να καταστεί δυνατή η απρόσκοπτη ενσωμάτωση του ψηφιακού φίλτρου στο ευρύτερο σύστημα, ο πυρήνας VHDL πακεταρίστηκε ως προσαρμοσμένη μονάδα πνευματικής ιδιοκτησίας (Custom IP). Η τοποθέτησή του έγινε στο τμήμα Προγραμματιζόμενης Λογικής (Programmable Logic - PL) του FPGA, ενώ η διασύνδεσή του με το Επεξεργαστικό Σύστημα (Processing System - PS) της αρχιτεκτονικής ARM υλοποιήθηκε μέσω του τυποποιημένου πρωτοκόλλου επικοινωνίας AXI4-Lite. Η συγκεκριμένη στρατηγική μνήμης (memory-mapped) επέτρεψε την ευέλικτη διαχείριση του συστήματος, όπου ο επεξεργαστής λογισμικού αναλαμβάνει την αρχικοποίηση των συντελεστών του φίλτρου και την τροφοδοσία των δεδομένων, ενώ ο επιταχυντής υλικού στο PL εκτελεί τους υπολογιστικά απαιτητικούς αναδρομικούς αλγόριθμους DSP. Για την επιβεβαίωση της ορθής λειτουργίας του υλικού σε πραγματικές συνθήκες (Hardwarein-the-Loop - HIL), αναπτύχθηκε εξειδικευμένη εφαρμογή λογισμικού (bare-metal) στο περιβάλλον Vitis. Η εφαρμογή αυτή διαχειρίζεται τη ροή δεδομένων, εφαρμόζει μηχανισμούς συγχρονισμού (polling) για την αποφυγή συγκρούσεων (hazards) και διαβάζει τα επεξεργασμένα δείγματα. Μέσω σειριακής διεπαφής UART, τα αποτελέσματα εξήχθησαν σε υπολογιστή, όπου επιβεβαιώθηκε η απόλυτη ταύτιση (100% bit-true match) των παραγόμενων δεδομένων του FPGA με τα θεωρητικά μοντέλα αναφοράς του MATLAB. Συμπερασματικά, η παρούσα διπλωματική εργασία αποδεικνύει εμπράκτως την αποτελεσματικότητα των αρχιτεκτονικών Error Spectrum Shaping κατά την υλοποίησή τους σε σύγχρονα συστήματα FPGA. Η αξιολόγηση των συστημάτων μετά την υλοποίηση (postimplementation) πιστοποιεί ότι η τεχνική ESS επιτυγχάνει θεαματική βελτίωση της ποιότητας του σήματος εξόδου. Περιορίζοντας τον θόρυβο κβάντισης, οι αρχιτεκτονικές αυτές επιτρέπουν σε συστήματα σταθερής υποδιαστολής να προσεγγίσουν τα επίπεδα SNR και ανάλυσης συστημάτων κινητής υποδιαστολής (floating-point). Τα αποτελέσματα καθιστούν σαφές ότι είναι απολύτως εφικτός ο σχεδιασμός κυκλωμάτων που προσφέρουν κορυφαία ακρίβεια ψηφιακής επεξεργασίας, διατηρώντας ταυτόχρονα τα θεμελιώδη πλεονεκτήματα του υλικού σταθερής υποδιαστολής όσον αφορά την ταχύτητα ρολογιού, τη χαμηλή κατανάλωση ισχύος και τη μειωμένη χρήση πόρων λογικής. | |
| dc.identifier.uri | https://hdl.handle.net/10889/33020 | |
| dc.language.iso | en | |
| dc.rights | Attribution-NonCommercial-ShareAlike 3.0 Greece | en |
| dc.rights.uri | http://creativecommons.org/licenses/by-nc-sa/3.0/gr/ | |
| dc.subject | Error spectrum shaping (ESS) | |
| dc.subject | Digital signal processing (DSP) | |
| dc.subject | Infinite impulse response (IIR) | |
| dc.subject | Power spectral density (PSD) | |
| dc.subject | Signal to noise ratio (SNR) | |
| dc.subject | Effective number of bits (ENOB) | |
| dc.subject | Register transfer level (RTL) | |
| dc.subject | Field programmable gate array (FPGA) | |
| dc.subject | VHSIC hardware description language (VHDL) | |
| dc.subject.alternative | Άπειρη κρουστικής απόκρισης | |
| dc.subject.alternative | Μορφοποίηση φάσματος σφάλματος | |
| dc.title | Hardware implementation of error-spectrum-shaping digital filters | |
| dc.title.alternative | Υλοποίηση ψηφιακών φίλτρων σε υλικό με τεχνικές διαμόρφωσης φάσματος θορύβου |